working implementation

2025-12-26 12:20:48 +01:00
parent c350456d06
commit 6e000cdcaa
3 changed files with 22 additions and 21 deletions
--- a/tick1s.vhdl
+++ b/tick1s.vhdl
@@ -48,7 +48,8 @@ begin
        if rising_edge(clk) then
            if rst = '1' then
                output <= '0';
-            elsif counter_out = x"000003e8" then
+            --elsif counter_out = x"000003e8" then (Valeur pour une vraie seconde)
+            elsif counter_out = x"0000000A" then -- Valeur utilisee pour tester sans simuler un nombre trop consequent de tour d'horloges
                output <= '1';
                counter_in <= (others => '0');
            else