[chore] minor

2025-12-26 19:47:08 +01:00
parent 6e000cdcaa
commit 97908dbbed
1 changed files with 3 additions and 3 deletions
--- a/tick1ms.vhdl
+++ b/tick1ms.vhdl
@@ -2,8 +2,8 @@ library ieee;
 use ieee.std_logic_1164.all;

 -- utilise un counter pour envoyer un signal toutes les milisecondes
-- la frequence de rafraichissement de notre programme (clock rate) est de 10ns (100MHz)
-- il faut alors envoyer un signal toutes les 100,000 (x"186A0") tours d'horloge.
+-- la frequence de rafraichissement de notre programme (clock rate) est de 1000ns (1MHz)
+-- il faut alors envoyer un signal tous les 500 (x"1f4") tours d'horloge.
 entity tick1ms is
    port (
        rst,
@@ -32,7 +32,7 @@ begin
        out_s => counter_out
    );

-    process(clk, rst)
+    process(clk)
    begin
        if rising_edge(clk) then
            if rst = '1' then